Remove dead roundtrip comment blocks from SDC tests

Co-Authored-By: Claude <noreply@anthropic.com>
Signed-off-by: Jaehyun Kim <jhkim@precisioninno.com>

Author: jhkim-pii

sdc/test/sdc_capacitance_propagated.tcl

@@ -29,9 +29,7 @@ set_input_delay -clock clk2 2.0 [get_ports in3]
 set_output_delay -clock clk1 3.0 [get_ports out1]
 set_output_delay -clock clk2 3.0 [get_ports out2]
 
-############################################################
 # Test 1: set_load - basic pin and wire loads
-############################################################
 set_load 0.05 [get_ports out1]
 
 set_load -pin_load 0.04 [get_ports out1]
@@ -40,39 +38,29 @@ set_load -wire_load 0.02 [get_ports out1]
 
 set_load -pin_load 0.03 [get_ports out2]
 
-############################################################
 # Test 2: set_load with rise/fall
-############################################################
 set_load -pin_load -rise 0.045 [get_ports out1]
 set_load -pin_load -fall 0.055 [get_ports out1]
 
 set_load -wire_load -rise 0.015 [get_ports out2]
 set_load -wire_load -fall 0.025 [get_ports out2]
 
-############################################################
 # Test 3: set_load with min/max
-############################################################
 set_load -min 0.01 [get_ports out1]
 set_load -max 0.06 [get_ports out1]
 
 set_load -pin_load -min 0.02 [get_ports out2]
 set_load -pin_load -max 0.05 [get_ports out2]
 
-############################################################
 # Test 4: Port fanout number
-############################################################
 set_port_fanout_number 4 [get_ports out1]
 set_port_fanout_number 8 [get_ports out2]
 
-############################################################
 # Test 5: Net wire cap (set_load on nets)
-############################################################
 set_load 0.01 [get_nets n1]
 set_load 0.02 [get_nets n2]
 
-############################################################
 # Test 6: Capacitance limits
-############################################################
 # Design-level
 set_max_capacitance 0.25 [current_design]
 
@@ -102,9 +90,7 @@ set_max_area 200.0
 set sdc1 [make_result_file sdc_cap_prop1.sdc]
 write_sdc -no_timestamp $sdc1
 
-############################################################
 # Test 7: Propagated clocks - set and unset
-############################################################
 
 # Set propagated on clock object
 set_propagated_clock [get_clocks clk1]
@@ -126,9 +112,7 @@ unset_propagated_clock [get_ports clk2]
 set sdc3 [make_result_file sdc_cap_prop3.sdc]
 write_sdc -no_timestamp $sdc3
 
-############################################################
 # Test 8: Case analysis - all 4 values and unset
-############################################################
 
 # Value 0
 set_case_analysis 0 [get_ports in1]
@@ -160,19 +144,10 @@ write_sdc -no_timestamp $sdc5
 # Unset
 unset_case_analysis [get_ports in1]
 
-############################################################
 # Test 9: Logic values
-############################################################
 set_logic_zero [get_ports in1]
 set_logic_one [get_ports in2]
 set_logic_dc [get_ports in3]
 
 set sdc6 [make_result_file sdc_cap_prop6.sdc]
 write_sdc -no_timestamp $sdc6
-
-############################################################
-# Read back SDC roundtrip is tested by sdc_write_roundtrip_full.
-# Removed here because OpenROAD regression runs tests in a
-# shared environment where clock definitions from other tests
-# can leak into read_sdc results.
-############################################################

sdc/test/sdc_clock_operations.tcl

@@ -23,9 +23,7 @@ set_input_delay -clock [create_clock -name clk1 -period 10 [get_ports clk1]] 2.0
 set_input_delay -clock clk1 2.0 [get_ports in2]
 set_output_delay -clock clk1 3.0 [get_ports out1]
 
-############################################################
 # Create clocks with different waveforms
-############################################################
 puts "--- clock with custom waveform ---"
 create_clock -name clk2 -period 20 -waveform {5 15} [get_ports clk2]
 set_input_delay -clock clk2 2.0 [get_ports in3]
@@ -39,9 +37,7 @@ puts "--- clock with -add ---"
 create_clock -name clk1_alt -period 5 -add [get_ports clk1]
 report_checks
 
-############################################################
 # Generated clocks with various options
-############################################################
 puts "--- generated clock divide_by ---"
 create_generated_clock -name gclk_div2 -source [get_ports clk1] -divide_by 2 [get_pins reg1/Q]
 report_checks
@@ -54,9 +50,7 @@ puts "--- generated clock edges ---"
 create_generated_clock -name gclk_edge -source [get_ports clk1] -edges {1 3 5} [get_pins reg2/Q]
 report_checks
 
-############################################################
 # Propagated clock
-############################################################
 puts "--- set_propagated_clock ---"
 set_propagated_clock [get_clocks clk1]
 set_propagated_clock [get_clocks clk2]
@@ -65,9 +59,7 @@ report_checks
 puts "--- set_propagated_clock on pin ---"
 set_propagated_clock [get_ports clk1]
 
-############################################################
 # Clock slew/transition
-############################################################
 puts "--- clock transition ---"
 set_clock_transition -rise -max 0.15 [get_clocks clk1]
 set_clock_transition -fall -min 0.08 [get_clocks clk1]
@@ -76,9 +68,7 @@ set_clock_transition -rise 0.12 [get_clocks clk1]
 set_clock_transition -fall 0.09 [get_clocks clk1]
 report_checks
 
-############################################################
 # Clock latency - source and non-source
-############################################################
 puts "--- clock latency source ---"
 set_clock_latency -source 0.5 [get_clocks clk1]
 set_clock_latency -source -early 0.3 [get_clocks clk1]
@@ -93,46 +83,36 @@ set_clock_latency -rise -max 0.4 [get_clocks clk2]
 set_clock_latency -fall -min 0.1 [get_clocks clk2]
 report_checks
 
-############################################################
 # Clock insertion
-############################################################
 puts "--- clock insertion ---"
 set_clock_latency -source -rise -early 0.1 [get_clocks clk1]
 set_clock_latency -source -rise -late 0.3 [get_clocks clk1]
 set_clock_latency -source -fall -early 0.15 [get_clocks clk1]
 set_clock_latency -source -fall -late 0.35 [get_clocks clk1]
 report_checks
 
-############################################################
 # Clock uncertainty - simple
-############################################################
 puts "--- clock uncertainty ---"
 set_clock_uncertainty -setup 0.2 [get_clocks clk1]
 set_clock_uncertainty -hold 0.1 [get_clocks clk1]
 set_clock_uncertainty 0.15 [get_clocks clk2]
 report_checks
 
-############################################################
 # Inter-clock uncertainty
-############################################################
 puts "--- inter-clock uncertainty ---"
 set_clock_uncertainty -from [get_clocks clk1] -to [get_clocks clk2] -setup 0.3
 set_clock_uncertainty -from [get_clocks clk1] -to [get_clocks clk2] -hold 0.15
 set_clock_uncertainty -from [get_clocks clk2] -to [get_clocks clk1] -setup 0.28
 set_clock_uncertainty -from [get_clocks clk2] -to [get_clocks clk1] -hold 0.12
 report_checks
 
-############################################################
 # Clock uncertainty on pin
-############################################################
 puts "--- clock uncertainty on pin ---"
 set_clock_uncertainty -setup 0.25 [get_ports clk1]
 set_clock_uncertainty -hold 0.08 [get_ports clk1]
 report_checks
 
-############################################################
 # Write SDC
-############################################################
 puts "--- write_sdc ---"
 set sdc1 [make_result_file sdc_clock_ops1.sdc]
 write_sdc -no_timestamp $sdc1
@@ -141,24 +121,13 @@ puts "--- write_sdc compatible ---"
 set sdc2 [make_result_file sdc_clock_ops2.sdc]
 write_sdc -no_timestamp -compatible $sdc2
 
-############################################################
 # Remove clock and re-create
-############################################################
 puts "--- delete_clock ---"
 delete_clock [get_clocks vclk1]
 report_checks
 
-############################################################
 # Clock properties reporting
-############################################################
 puts "--- report_clock_properties ---"
 report_clock_properties
 report_clock_properties clk1
 report_clock_properties clk2
-
-############################################################
-# Read back SDC roundtrip is tested by sdc_write_roundtrip_full.
-# Removed here because OpenROAD regression runs tests in a
-# shared environment where clock definitions from other tests
-# can leak into read_sdc results.
-############################################################

sdc/test/sdc_clock_removal_cascade.tcl

@@ -24,9 +24,7 @@ read_liberty ../../test/nangate45/Nangate45_typ.lib
 read_verilog sdc_test2.v
 link_design sdc_test2
 
-############################################################
 # Phase 1: Create complex clock hierarchy
-############################################################
 create_clock -name clk_master -period 10 [get_ports clk1]
 create_clock -name clk_aux -period 20 -waveform {0 10} [get_ports clk2]
 create_clock -name vclk1 -period 5
@@ -101,9 +99,7 @@ write_sdc -no_timestamp $sdc1
 
 report_checks
 
-############################################################
 # Phase 2: Delete virtual clocks (simpler cascade)
-############################################################
 delete_clock [get_clocks vclk1]
 
 delete_clock [get_clocks vclk2]
@@ -113,9 +109,7 @@ report_clock_properties
 set sdc2 [make_result_file sdc_clkremoval2.sdc]
 write_sdc -no_timestamp $sdc2
 
-############################################################
 # Phase 3: Delete generated clocks
-############################################################
 delete_generated_clock [get_clocks gclk_div2]
 
 delete_generated_clock [get_clocks gclk_div4]
@@ -124,17 +118,13 @@ delete_generated_clock [get_clocks gclk_mul2]
 
 report_clock_properties
 
-############################################################
 # Phase 4: Delete the -add clock on clk1 port
-############################################################
 delete_clock [get_clocks clk_master_alt]
 
 set sdc3 [make_result_file sdc_clkremoval3.sdc]
 write_sdc -no_timestamp $sdc3
 
-############################################################
 # Phase 5: Delete master clock (cascades to remove all refs)
-############################################################
 delete_clock [get_clocks clk_aux]
 
 report_clock_properties
@@ -144,9 +134,7 @@ write_sdc -no_timestamp $sdc4
 
 report_checks
 
-############################################################
 # Phase 6: Re-create everything fresh
-############################################################
 create_clock -name clk_new -period 15 [get_ports clk2]
 create_generated_clock -name gclk_new -source [get_ports clk1] -divide_by 3 [get_pins reg1/Q]
 
@@ -164,10 +152,3 @@ set_false_path -from [get_clocks clk_master] -to [get_clocks clk_new]
 
 set sdc5 [make_result_file sdc_clkremoval5.sdc]
 write_sdc -no_timestamp $sdc5
-
-############################################################
-# Read back SDC roundtrip is tested by sdc_write_roundtrip_full.
-# Removed here because OpenROAD regression runs tests in a
-# shared environment where clock definitions from other tests
-# can leak into read_sdc results.
-############################################################